現任：
瑞昱半導體研發中心 元件工程總監
負責先進製程晶片設計平台的開發與建立
學經歷：
中央大學電機工程學系
交通大學 資訊電機學院 博士學位
具固態元件物理, 半導體製程, 類比/射頻IC設計技術相關經驗
曾任職於台積電研發工程部門
負責台積電混合訊號/射頻製程與元件開發
經驗分享：
1. 良率降低的兩大類型：功能性的良率漏失（functional yield loss），以及參數的良率漏失（parametric yield loss）。
2. 矽製程越精細，製造時要兼顧的課題越多，2004年中以前，製程來到130nm，2005年初為90nm，2006年初為65nm,，2007年中為45nm。
| | 130nm | 90nm | 65nm | 45nm |
| 功能performance | ● | ● | ● | ● |
| Area尺寸 | ● | ● | ● | ● |
| Signal Integrity信號完整度 | ● | ● | ● | ● |
| Power功率 | | ● | ● | ● |
| Particle Defects微塵粒故障 | | ● | ● | ● |
| Variation （device and interconnect元件及內導線） | | | ● | ● |
| CMP & Litho | | | ● | ● |
| Temperature Profile 溫度變化 | | | ● | ● |
3. 從0.13微米以後，銅製程CMP、黃光微影(Photolithography)，以及可製造性設計（DFM）成為重大課題。
4. 台積電林本堅博士發明193奈米加浸潤式（immersion）技術，使得顯影圖像(developed pattern)可以更小，延長昂貴的黃光機台的實用壽命。
5. 光學近接修邊襯光罩（OPC）的演算法是黃光製程重要一環，也是各家晶圓廠的不傳之秘。
6. 良率 (yield ), 晶片尺寸（chip area）及速度（speed）之間的最佳化，是DFM的精神。
7. DFM的完整度，目前以Cadence最完善。因為DFM一定要與Foundry合作。舉例，先進製程 (55nm, 45nm 以下) Virtual CMP方面，Cadence有解決方案，Synopsys亦在研發階段。
「Wa-People產業人才庫」將邀集產業人才，分享經驗智慧。
※本文將刊登Compotech ASIA 雜誌2008年 12月號
